台积电在本月早些时候于 IEEE国外电子器件会议（IEDM）上公布了其N2（2nm级）制程的更多细节。该新一代工艺节点原意终了24%至35%的功耗镌汰或15%的性能进步（在疏导电压下）色人阁影视，同期其晶体管密度 是 上一代 3nm制程 的 1.15倍。这些显赫上风主要收货于台积电的全栅极（Gate-All-Around， GAA）纳米片晶体管、N2 NanoFlex假想时候协同优化（DTCO）身手，以及IEDM会上胪陈的其他编削。

全栅极纳米片晶体管允许假想师调度通说念宽度，以在性能和功耗成果之间终了均衡。此外，台积电的N2制程引入了N2 NanoFlex DTCO，使假想师省略拓荒面积最小且功耗成果优化的短单位，或者性能优化的高单位。这项时候还包括六种阈值电压级别（6-Vt），袒护200mV界限，通过台积电第三代基于偶极子的整合时候终了，涵盖n型和p型偶极子。

N2的时候亮点：

N2在工艺和器件层面引入的编削不仅通过优化片厚、结、掺杂激活和应力工程提高了晶体管驱动电流，还通过镌汰有用电容（Ceff）终明晰业界朝上的能效。这些优化共同带来了N型和P型纳米片晶体管分散约70%和110%的I/CV速率进步。

与FinFET比拟，N2纳米片晶体管在0.5V至0.6V的低电压界限内提供了显赫更高的每瓦性能。工艺和器件优化使时钟速率进步约20%，同期在0.5V运行时待机功耗镌汰约75%。此外，运筹帷幄N2 NanoFlex和多种阈值电压选项（Multi-Vt），进一步增强了高逻辑密度下假想节能科罚器的活泼性。

在静态赶紧存取存储器（SRAM）方面，由于GAA纳米片晶体管的阈值电压波动（Vt-sigma）更小，N2终明晰大要38Mb/mm²的2nm SRAM密度，创下新记录。相较于基于FinFET的假想，N2的最低运行电压（Vmin）关于高电流（HC）宏单位镌汰了约20mV，而高密度（HD）宏单位镌汰了30-35mV。这些校正使SRAM在约0.4V的电压下仍省略安然地进行读写操作，同期保执高良率和可靠性。

导线和电路优化：

除了新式晶体管外，N2制程弃取全新的中间层（MoL）、后端层（BEOL）和远后端层（Far-BEOL）导线，电阻镌汰了20%，性能成果进一步进步。N2的MoL引入了无挣扎层的钨导线假想，垂直栅极战役电阻减少55%，飘荡器频率提高约6.2%。此外，第一金属层（M1）弃取一次EUV曝光和单次蚀刻工艺（1P1E），减少了复杂性、掩模数目，并提高了举座工艺成果。台积电暗示，M1的1P1E工艺将圭臬单位电容镌汰了近10%，浮浅了多个EUV掩模。

N2还将金属（My）和通孔（Vy）电阻镌汰了10%，并为高性能盘算推算（HPC）行使提供了超高性能MiM（SHP-MiM）电容器，其电容密度约为200fF/mm²，通过减少瞬态电压下跌（Voltage Droop），匡助终了更高的最大运行频率（Fmax）。

3D堆叠复古：

N2时候还引入了一种全新的铜RDL选项，配备平整钝化层和迷惑硅通孔（TSV），优化用于正靠近正面或正靠近后头3D堆叠，SoIC键合间距为4.5μm，适用于东说念主工智能（AI）、高性能盘算推算（HPC）以致转移建树假想。

投产时刻：

台积电盘算推算于2025年下半年启动N2制程时候的量产。

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